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[10일차] 해커스잡 GSAT + 반도체 2주 완성 스터디로 삼성전자 취업 준비합니다!

| 조회 5111 |

[GSAT]

11번 문제가 조금 까다로웠습니다.

아무래도 두 개의 변수를 설정하는 문제가 낯설었기 때문인 것 같습니다. 변수가 항상 한개인 것만 보았더니, 염두해 두고 있지 않았던 것 같습니다. 두 개의 변수를 갖고 숨겨진 범위 조건을 도출하여 최소값을 찾는다는 과정이 다소 복잡하였으나, 문제가 새로워서 재미있게 풀었습니다.

13번 문제의 경우 참거짓을 가리는 문제인데, 문제 접근을 xx는 참/거짓을 말하고 있어 먼저 접근하여 참, 거짓을 가정하는 것이 모든 이러한 유형 문제의 첫걸음으로 통용되는 것 같습니다.



[반도체]

오늘은 메모리 반도체 소자에 대해 배웠습니다.

(1) Flash memory

구조: MOSFET의 구조와 전반적으로 비슷하나, gate의 SiO2 위에 새로 floating gate/charge trap과 또다른 SiO2 층이 삽입되어 있는 구조입니다.

과거 floating gate의 flash memory는 metal 소재로 되어 있어 외부 자기장에 의해 charge 손실이 발생했으나, 발전된 형태인 charge trap layer의 경우 SiN과 같은 부도체를 사용하여 외부 자기장에 대한 안정성이 확보되었습니다.

동작:

- write: control gate에 고압의 양전압 인가하여 charge trap layer에 전하를 축적합니다.

- read: MOSFET 소자의 threshold voltage를 확인합니다. charge가 trap되어있으면 Vth가 증가합니다.

- erase: control gate에 고압의 음전압을 인가합니다.

NAND flash 발전:

floating gate - charge trap layer

SLC(single, 1bit) - MLC(multi, 2bits) - TLC(triple, 3bits) - QTL(quadraple, 4bits)

집적도는 증가하였으나, date 폭 감소에 따른 신뢰성 감소, 필요 전압 증가에 따른 수명 감소라는 단점이 있습니다.

3D NAND: 집적도가 증가하여 가격 경쟁력이 향상되었으나, 아이러니하게도 공정 복잡도가 증가하여 수율 하락에 따른 가격 경쟁력 감소 효과 또한 존재합니다.

(2) DRAM

구조: MOSFET 소자 gate가 word line에 연결되어 있고, 양 단의 Source(Drain)가 각각 bit line과 capacitor에 연결되어 있습니다.

동작: write, read, erase 시 모두 WL가 high입니다.

- write 시 BL 값을 1로 하여 cap을 charge합니다.

- read: BL값은 1/2(초기값) 그대로이지만, WL이 high가 됨에 따라 cap의 값을 읽어 BL로 읽어옵니다.

- erase: BL에 low 값을 입력하여 cap을 discharge합니다.

<차세대 RAM>

(3) PcRAM: 전류에 의한 phase tranformation을 이용합니다.

amorphous로 높은 저항, crystalline으로 낮은 저항을 만들어 0, 1을 구현합니다.

발열 이슈가 존재합니다.

(4) STT-MRAM: 자기장과 전자의 spin 방향을 이용합니다.

스핀 방향 동일하면 electrons이 통과하고, 다르면 통과 못해 각각 낮은 저항과 높은 저항을 구현합니다.

(5) RRAM: 부도체의 defect를 이용합니다.

전압을 걸어주면 defect가 한쪽으로 이동하며 양 전극을 잇는 다리를 형성합니다. 이를 통해 저항을 변화합니다.

오늘 스터디를 하면서 메모리 반도체에 대해 많이 배웠습니다. 전반적으로 어렵진 않았지만, DRAM의 sense amplifier를 제대로 이해하지 못해 아쉬웠습니다. 기존의 지식 SRAM sense amplifier와 개념 혼동이 생겨 그런 것 같습니다. 강의를 다시 들으며 이해해야 겠습니다.

이주 동안 나름대로 열심히 스터디를 해왔습니다. gsat를 효율적으로 푸는 방법과 반도체 이론에 대해 많은 것을 배웠습니다. 하반기 성공적인 취업 뽀개기를 위해 앞으로도 열심히 하겠습니다!

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